摘要：固定極性RM（Fixed-Polarity Reed-Muller,FPRM）電路面積優(yōu)化是集成電路優(yōu)化設計中的重要部分。針對傳統(tǒng)網(wǎng)表級優(yōu)化耗費時間長、邏輯級優(yōu)化準確度低等問題。本文提出了一種新的基于網(wǎng)表級RM電路優(yōu)化方案,使用窮舉算法或者改進型布谷鳥算法獲取部分最優(yōu)極性或近最優(yōu)極性對應的電路表達式,再經(jīng)過DC（Design Complier）綜合選取最小的電路面積及其電路結構。MCNC Benchmark電路測試結果表明,利用所提方法減少了需要網(wǎng)表級綜合的電路數(shù)目,同時優(yōu)化后得到的電路面積比邏輯級優(yōu)化節(jié)省12%。